개요
본 연구에서는 곱셈기를 사용하지 않은 새로운 구조의 실시간 영상처리용 2-D 콘벌루션 필터칩을 설계하고 제작하였다. 기존의 상용화된 2-D 컨볼루션 필터 칩은 방대한 연산량을 실시간으로 처리하기 위하여 다수의 곱셈기를 사용하는데 3x3의 윈도우를 가지는 Harris Semiconductor사의 HSP48901이나 HSP48908의 경우 9개의 곱셈기를 내장하고 있다. 이러한 곱셈기는 VLSI로 구현할 때 매우 많은 면적을 차지하게 되며 가격대 성능비를 떨어뜨리는 주요 원인이 된다. 따라서 곱셈기를 사용하지 않는 콘볼루션 필터의 아키텍쳐가 많이 연구되었는데 주요 알고리즘은 powers-of-two 계수 알고리즘이다. 이러한 powers-of-two 계수 알고리즘은 shift-and-add(SA) 구조의 조합회로로 구현되는데 기존의 연구에서 제안된 아키텍쳐에서는 3x3의 윈도우 필터의경우 9개의 곱셈기 대신 9개의 SA 블럭을 사용하여 VLSI 면적은 줄일 수 있지만 프로그램머블한 필터를 설계할 경우 데이타 처리 속도가 저하되어 가격대 성능비 즉 게이트 수대 데이타 처리속도비의 개선을 기대할 수 없다. 본 연구에서는 3x3 윈도우의 콘벌루션 필터 설계시 SA 블럭을 하나만 사용하므로써 9개의 곱셈기를 사용하는 경우는 물론 9개의 SA 블럭을 사용하는 경우에 비하여 약 2배의 가격대 성능비를 향상시킬 수 있는 아키텍쳐를 설계하고 칩을 제작하여 검증하였다. 또한 구현된 필터 칩은 MPEG2 표준안인 CCIR601의 영상신호 전송속도(10.4 Mpixel/second)를 만족한다. 본 연구에서 설계된 필터 아키텍쳐는 VHDL(VHSIC Hardware Description Language)로 모델링하고 SYNOPSYSTM을 이용하여 기능 검증과 논리합성 및 타이밍 시뮬레이션을 수행하였다. 또한 구현된 필터 칩은 제작 후 테스트 보드를 구현하여 기능을 검증하고 컴퓨터 시뮬레이션과 동일한 결과를 확인하였다. 구현된 필터 칩은 3,893 개의 게이트로 구성되며 최대 데이타 전송 속도는 15.625 Mpixel/second이다
상세 안내
이 기술은 전기·전자 반도체 분야에 속하며, 세부 분류는 반도체 공정 (B63)입니다. 기술 개발 상태는 기술개발완료이고, 이전 여부는 미이전입니다. 희망 거래방식은 라이센스이며, 이전 조건은 협의 후 결정입니다. 기술 상세 설명은 다음과 같습니다. 본 연구에서는 곱셈기를 사용하지 않은 새로운 구조의 실시간 영상처리용 2-D 콘벌루션 필터칩을 설계하고 제작하였다. 기존의 상용화된 2-D 컨볼루션 필터 칩은 방대한 연산량을 실시간으로 처리하기 위하여 다수의 곱셈기를 사용하는데 3x3의 윈도우를 가지는 Harris Semiconductor사의 HSP48901이나 HSP48908의 경우 9개의 곱셈기를 내장하고 있다. 이러한 곱셈기는 VLSI로 구현할 때 매우 많은 면적을 차지하게 되며 가격대 성능비를 떨어뜨리는 주요 원인이 된다. 따라서 곱셈기를 사용하지 않는 콘볼루션 필터의 아키텍쳐가 많이 연구되었는데 주요 알고리즘은 powers-of-two 계수 알고리즘이다. 이러한 powers-of-two 계수 알고리즘은 shift-and-add(SA) 구조의 조합회로로 구현되는데 기존의 연구에서 제안된 아키텍쳐에서는 3x3의 윈도우 필터의경우 9개의 곱셈기 대신 9개의 SA 블럭을 사용하여 VLSI 면적은 줄일 수 있지만 프로그램머블한 필터를 설계할 경우 데이타 처리 속도가 저하되어 가격대 성능비 즉 게이트 수대 데이타 처리속도비의 개선을 기대할 수 없다. 본 연구에서는 3x3 윈도우의 콘벌루션 필터 설계시 SA 블럭을 하나만 사용하므로써 9개의 곱셈기를 사용하는 경우는 물론 9개의 SA 블럭을 사용하는 경우에 비하여 약 2배의 가격대 성능비를 향상시킬 수 있는 아키텍쳐를 설계하고 칩을 제작하여 검증하였다. 또한 구현된 필터 칩은 MPEG2 표준안인 CCIR601의 영상신호 전송속도(10.4 Mpixel/second)를 만족한다. 본 연구에서 설계된 필터 아키텍쳐는 VHDL(VHSIC Hardware Description Language)로 모델링하고 SYNOPSYSTM을 이용하여 기능 검증과 논리합성 및 타이밍 시뮬레이션을 수행하였다. 또한 구현된 필터 칩은 제작 후 테스트 보드를 구현하여 기능을 검증하고 컴퓨터 시뮬레이션과 동일한 결과를 확인하였다. 구현된 필터 칩은 3,893 개의 게이트로 구성되며 최대 데이타 전송 속도는 15.625 Mpixel/second이다
상세 내용
기술 상세설명
본 연구에서는 곱셈기를 사용하지 않은 새로운 구조의 실시간 영상처리용 2-D 콘벌루션 필터칩을 설계하고 제작하였다. 기존의 상용화된 2-D 컨볼루션 필터 칩은 방대한 연산량을 실시간으로 처리하기 위하여 다수의 곱셈기를 사용하는데 3x3의 윈도우를 가지는 Harris Semiconductor사의 HSP48901이나 HSP48908의 경우 9개의 곱셈기를 내장하고 있다. 이러한 곱셈기는 VLSI로 구현할 때 매우 많은 면적을 차지하게 되며 가격대 성능비를 떨어뜨리는 주요 원인이 된다. 따라서 곱셈기를 사용하지 않는 콘볼루션 필터의 아키텍쳐가 많이 연구되었는데 주요 알고리즘은 powers-of-two 계수 알고리즘이다. 이러한 powers-of-two 계수 알고리즘은 shift-and-add(SA) 구조의 조합회로로 구현되는데 기존의 연구에서 제안된 아키텍쳐에서는 3x3의 윈도우 필터의경우 9개의 곱셈기 대신 9개의 SA 블럭을 사용하여 VLSI 면적은 줄일 수 있지만 프로그램머블한 필터를 설계할 경우 데이타 처리 속도가 저하되어 가격대 성능비 즉 게이트 수대 데이타 처리속도비의 개선을 기대할 수 없다. 본 연구에서는 3x3 윈도우의 콘벌루션 필터 설계시 SA 블럭을 하나만 사용하므로써 9개의 곱셈기를 사용하는 경우는 물론 9개의 SA 블럭을 사용하는 경우에 비하여 약 2배의 가격대 성능비를 향상시킬 수 있는 아키텍쳐를 설계하고 칩을 제작하여 검증하였다. 또한 구현된 필터 칩은 MPEG2 표준안인 CCIR601의 영상신호 전송속도(10.4 Mpixel/second)를 만족한다. 본 연구에서 설계된 필터 아키텍쳐는 VHDL(VHSIC Hardware Description Language)로 모델링하고 SYNOPSYSTM을 이용하여 기능 검증과 논리합성 및 타이밍 시뮬레이션을 수행하였다. 또한 구현된 필터 칩은 제작 후 테스트 보드를 구현하여 기능을 검증하고 컴퓨터 시뮬레이션과 동일한 결과를 확인하였다. 구현된 필터 칩은 3,893 개의 게이트로 구성되며 최대 데이타 전송 속도는 15.625 Mpixel/second이다
주요 항목
기술 정보, 이렇게 활용하세요
신기술 도입이나 사업화를 검토하는 중소기업은 이 기술의 분야·이전 조건을 확인해 R&D 부담을 줄이고 기술이전 협력을 추진하는 데 활용할 수 있습니다. 기술 도입·이전·사업화를 검토하는 중소기업이 참고하는 기술 정보입니다. 보유·도입 가능 기술의 분야와 조건을 파악해 R&D·사업화 전략에 활용됩니다.
- 도입 기술은 자사 생산공정·제품과의 적합성을 먼저 검토하세요.
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자주 묻는 질문
기술시장 거래정보는 어떻게 활용하나요?
도입·이전 가능한 기술의 분야·조건을 파악해 R&D·사업화 전략 수립과 기술 협력처 탐색에 활용합니다.
기술 도입 시 무엇을 확인해야 하나요?
자사 생산공정·제품과의 적합성, 특허·인증 등 권리관계, 사업화 비용을 함께 검토하고 기술보증·기술이전 지원사업과 연계하세요.
데이터 출처와 신뢰도는 어떻게 되나요?
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